1. 毕业设计（论文）主要目标：
采用集成锁相环PLL芯片CD4046，运用FPGA来实现PLL频率合成器，频率范围1kHz~999kHz。
整个系统一方面由40MHz有源晶振通过FPGA进行分频得到1kHz标准频率输入给CD4046；另一方面由键盘扫描输出键值作为分频系数送往功能模块。最后经PLL环路达到锁定后得到稳定频率。
2. 毕业设计（论文）主要内容：
硬件包括：外部系统时钟、4*4键盘控制电路、FPGA处理芯片、PLL芯片CD4046、液晶1602显示模块、示波器以及外围电路。系统使用FPGA为控制核心，按键扫描输入控制信息，液晶屏进行显示，能够直观的演示PLL芯片在频率合成中的应用。
软件包括：Multisim 13.0电路仿真以及 Quartus II 13.1 程序编写、时序仿真。
3. 主要参考文献
何文俊. 基于FPGA的PLL频率合成器[J]. 信息化纵横, 2009, (10): 69-71
庄卉. 锁相与频率合成技术[M]. 气象出版社:庄卉, 1996.
郑继禹，锁相技术，西安电子科技大学出版社，2012.
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