1. 毕业设计（论文）的内容、要求、设计方案、规划等
通过对乘法器的优化设计，减少FPGA的资源，该乘法器采用CSD编码和Hormer法则确定硬件实现方案，通过应用循环累加结构将乘法运算在多个时钟周期内完成。
整个模块采用VHDL设计，并用QuartusⅡ工具进行仿真验证。
采用VHDL语言实现一个加法器链大于4的乘法器设计，通过将CSD编码减少部分积的个数，从而减少FPGA资源。
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2. 参考文献（不低于12篇）
[1]T.Larrabee,TestpatterngenerationusingBooleansatisfiability,IEEETrans.Comput.-AidedDesignIntegr.CircuitsSyst.,vol.11,no.1,pp.415,Jan.1992.
[2]Y.VoronenkoandM.Pschel,Multiplierlessmultipleconstantmultiplication,ACMTrans.Algorithms,vol.3,no.2,May2007.
[3]A.Hosangadi,F.Fallah,andR.Kastner,Simultaneousoptimizationofdelayandnumberofoperationsinmultiplierlessimplementationoflinearsystems,inProc.Int.WorkshopLogicSynthesis,2005.
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