1. 毕业设计（论文）的内容和要求
以FPGA为设计平台，利用Verilog语言程序在Quartus II软件进行编码仿真设计一款简易的，不受制于纸张新旧程度以及纸张类型的纸张计数器，并且制作出实物进行验证。
2. 实验内容和要求
在课程设计中基于FPGA采用 Verilog语言设计的计数器，借助其功能强大的语言结构，简明的代码描述复杂控制逻辑设计，利用FPGA核心板的JTAGCONFIG模块、电源管理模块、寄存器模块、LED显示模块来完成数据的转换。
以课题内容为基础制作出与之相匹配的纸张计数器。
3. 参考文献
[1]夏宇闻． Verilog 数字系统设计教程．北京：北京航空航天大学出版社，2003.
[2]李景华 , 杜玉远． Verilog HDL 语言及数字系统设计．北京：国防工业出版社，2010.
[3]刘睿强 , 童贞理 , 尹洪剑． Verilog HDL 数字系统设计及实践．北京：电子工业出版社．2010.
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4. 毕业设计（论文）计划
1、填写选题报表；
2、填写任务书及进程安排表，搜集相关资料，进行系统总体方案设计；
3、进行系统硬件及软件设计，并进行初步调试，撰写论文初稿；
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