1. 毕业设计（论文）主要目标：
设计一种具有比例积分结构和前馈鉴频环节的可变模ADPLL。该ADPLL 采用可变模分频器，锁相性能不受中心频率限制；同时加入前馈鉴频环节，以加快锁相速度，最快可以在一个输入周期内锁定频率；此外，设计的ADPLL 的环路滤波器采用比例积分结构，以实现其相位输出没有稳态误差且可以抑制输入噪声的干扰。
2. 毕业设计（论文）主要内容：
设计一个基于FPGA的全数字锁相环：
全数字锁相环包括鉴相器、环路滤波器、前馈鉴频器、可变模分频器等模块。
1.双触发结构的鉴相器：鉴相器对输入输出信号的相位进行比较，输出超前或滞后信号。输出信号的宽度与相位差成正比，相位差越大，输出的超前或滞后信号的脉宽越大。
3. 主要参考文献
[1]刘晖.基于数字化锁相技术的应急电源快速切换的研究[J].电源技术应用，2008，11（6）：40-43. [2]单长虹，邓国扬.一种新型快速锁相环的研究[J].系统仿真学报，2003，15（4）：581-583.
[3] 庞浩，云霄，王赞基.一种新型的全数字锁相环[J].中国电机工程学报，2003，23（2）：37-41. [4]肖帅，孙建波，耿华，吴舰.基于FPGA实现的可变模全数字锁相环[J].电工技术学报，2012，27（4）.[5]Geng Hua,Xu Dewei,Wu Bin.A novel hardware-based all-digital phase-locked loop applied to grid-connected power converters[J].IEEE Transactions on Industrial Electionics,2011,58(5):1737-1745. [6]J.F.Huang,W.C.Lai,J.Y.Wen,C.C.Mao and Ieee.Chip Design of 10 GHz Low Phase Noise and Small Chip Area PLL[J].2013 8th International Icst Conference on Communications and Networking in China,2013:276-280.
以上是毕业论文任务书，课题毕业论文、开题报告、外文翻译、程序设计、图纸设计等资料可联系客服协助查找。
